莱迪思致力于提供业界最佳的HDL综合工具，作为ispLEVER流程中的标准功能。我们和领先的综合工具开发商紧密合作，不断优化设计使用，提高结果质量，从而确保您可以发挥莱迪思可编程产品的最大潜力。
点击下面各项，了解ispLEVER中包含的综合工具的更多信息。
适用于莱迪思器件的Synplify Pro——来自Synplicity的综合工具
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 适用于莱迪思器件综合的Synplify Pro是一种高性能、先进的逻辑综合引擎，提供快速、高效的FPGA设计。简单的用户界面和强大的综合引擎相结合，快速提供最佳的结果。适用于莱迪思器件的Synplify Pro包含在ispLEVER和ispLEVER Classic中。
特性
- 行为提取综合技术(BEST) 使用了传统工具所需的一小部分时间产生了全局的优化设计
- 全面的语言编译器 支持各种Verilog和VHDL语言解析
- SCOPE约束编辑器 用于电子表格状的设计约束输入，用于综合、布局和布线
- 集成了模块生成器 用于高性能、高资源利用率的算术/数据通道功能的实现
- 自动RAM推算 适用于基于不同技术的RTL源代码
- 集成了语言敏感的HDL源代码编辑器 带有语法检查器
- 自动的寄存器平衡 流水线乘法器和ROM以提高性能
- 定制的映射软件 为每一个FPGA器件系列确保目标器件的最优实现和技术独立性
- HDL分析 自动生成您设计的RTL原理图，用于分析和源代码的互查分析
- 混合Verilog和VHDL支持
- 自动重新时序（平衡整个组合逻辑的寄存器）以提高性能
- 自动门控制时钟以及产生的时钟转换 ASIC到FPGA的RTL写入的高效实现
CPLD和SPLD的ABEL-HDL编译器
| ABEL - HDL是一种分层逻辑描述语言，使用方程、真值表、状态图或三者的任意组合来描述数字设计。ABEL - HDL编译器将优化设计逻辑并针对莱迪思器件fitter产生BLIF格式输出。ABEL-HDL是刚开始可编程逻辑设计的设计师们的理想选择。ispLEVER ABEL - HDL编译器支持以下器件系列：ispMACH 4000Z、ispMACH4000V/B/C、ispMACH 4A5、ispGAL和GAL。 |
器件库
| ispLEVER包括器件库，适用于上面这些综合工具已经拥有了适用于任何操作系统的可用版本。 |
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