ispLEVER是前一代适用于莱迪思FPGA产品的设计环境。它包含了可用于所有设计任务的一整套工具，包括：项目管理、IP综合、设计规划、布局布线以及在系统逻辑分析等。
ispLEVER适用于Windows或Linux操作系统平台。ispLEVER支持原有的客户。新客户可以从您 当地的销售办事处或网上购买 Lattice Diamond 。
ispLEVER和Lattice Diamond还包含莱迪思的合作伙伴Synplicity (综合)和Aldec (模拟)提供的业界领先的第三方工具 [EN]。
ispLEVER 8.2提供给目前使用ispLEVER的用户。新用户请使用Lattice Diamond。
适用于Windows和Linux的ispLEVER具有业界领先的Synplify Pro ® VHDL和来自Synopsys®的Verilog综合工具，包括了HDL分析器等工具，可用于功能强大的Verilog和VHDL的查看/调试。
ispLEVER(Windows版)还包括了非常高性能的Aldec® Active-HDL 莱迪思版时序和功能模拟器，能快速产生模拟结果，并包含混合语言支持。
平台支持：
Windows: 2000 / XP / Vista (32位)
Linux: Red Hat Enterprise v3, v4和v5; Novell SUSE Enterprise v10
器件支持：
莱迪思可编程逻辑系列，除了MachXO2。
点击这里查看更多有关ispLEVER 8.2的新闻
项目导航器是ispLEVER项目管理界面。整套ispLEVER工具都可以通过这个界面使用。您的项目文件，包括当前的目标器件，在屏幕左侧以分层格式显示。这些项目文件相关的任务都显示在屏幕的右侧。其他可选窗口显示版本控制信息和一个日志文件。完成您的设计可以简便到双击您要执行的任务，然后让ispLEVER完成其余的工作。
功能块的模块化设计(BMD)流程使得大型的FPGA设计可以分为更多可管理的功能块；之后互相独立的团队可以并行进行开发。然后模块重新组成最终的设计——保留各个模块的布局布线定义和时序特性。BMD相关的特性与LatticeEC、LatticeECP和LatticeXP FPGA以及MachXO器件兼容。
ispLEVER包括一个内置的版本控制系统，帮助您在您的设计中尝试不同的设置，而不丢失之前的设计状态。从一个版本切换到下一个只需要一次点击。版本可以根据您的喜好重新命名。如果你不想使用版本控制系统，也可以关闭。
ispLEVER提供简单和功能强大的工具帮助你完成HDL或原理图设计工作。无论您的设计文件存放在多个地方，或者由多种源代码生成，抑或使用多种格式，ispLEVER都可以帮助您方便使用所有这些文件。
IPexpress连接到莱迪思的各个功能模块、参考设计和知识产权（IP），所有都为莱迪思的可编程产品而优化。IPexpress通过方便地配置和集成这些功能到您自定义的设计中，从而加快设计流程。莱迪思的IP核包括一些最流行的行业标准功能，如PCI总线控制器、DDR存储器控制器、以太网MAC、DSP功能等。欲了解更多关于这些IP核的信息，请点击这里。
ispLEVER包括一个直观的HDL文本编辑器包括关键词支持：VHDL、Verilog HDL、EDIF和Lattice Preference Language。您也可以设置您喜欢的默认编辑器。
ispLEVER原理图编辑器，可以使用HDL模块框图或门级原理图的图形化显示方式直观地进行可编程逻辑设计，适用于所有器件系列。
最后，ispLEVER包括几十个DSP功能块专门为莱迪思可编程技术而优化。这些模块用于MATLAB/Simulink DSP设计环境(分别来自MathWorks)。欲了解更多有关MathWorks产品的信息，请访问他们的网站。
莱迪思致力于提供业内最佳的HDL综合工具，作为ispLEVER的标准功能。我们与领先的综合工具开发商紧密合作，不断优化设计利用率并提高结果质量，确保您可以发挥莱迪思可编程产品的最大潜力。
适用于莱迪思综合的Synplify Pro是一个高性能、功能强大的逻辑综合引擎，实现了快速、高效的FPGA设计。简单的用户接口和强大的综合引擎相结合，以更短时间提供更好的结果。ispLEVER和ispLEVER Classic包括适用于莱迪思器件的Synplify Pro。
ABEL-HDL是一个分层的逻辑描述语言，使用方程、真值表、状态图或三者的任意组合来描述数字设计。ABEL-HDL编译器优化设计逻辑，为莱迪思器件fitter产生BLIF格式的输出。ABEL-HDL是可编程逻辑设计的新的理想的设计工具。ispLEVER ABEL-HDL 编译器支持下列器件系列：ispMACH 4000Z, ispMACH4000V/B/C, ispMACH 4A5, ispGAL和GAL。
ispLEVER软件包括全套工具，当您需要时对您的设计实现尽可能多的控制。所有这些工具都是可选的。如果你愿意，可以让ispLEVER确定最佳的布局和布线。但是，如果你有特殊要求或需要对您的设计实现具体控制，ispLEVER还有你所需要的高级工具。
ispLEVER设计规划可以帮助您管理设计实施的各个方面。在设计规划中，您可以打开工具，让您对设计实施的各个方面进行详细控制。这些工具将在下面详细说明。
ispLEVER设计规划包括灵活的界面(数据表视图)帮助您定义时序约束（频率/周期，I/O时序），分配I/O类型，设置全局属性，定义PLL参数等。所有设计偏好都存储在一个数据库文件中，可以在设计过程中的任何时候访问和更改。
封装视图也可以通过ispLEVER设计规划来访问，帮助您执行许多任务，如拖放I/O分配，确定特定的I/O，以及具体地看到器件上的引脚是如何定义的。引脚分配信息可以导出到.csv报告用于其他应用。
ispLEVER设计规划还包括前或后PAR布局规划工具。从一个控制窗口，可以打开一系列不同功能的工具，用于分配设计元素给组和/或区域，使用可视化界面分配和操作器件资源，并运行详细的时序分析报告。在这些工具中的更改也反映到别的工具中，使您有多种方式访问您的设计。
EPIC器件编辑器为您提供了访问设计物理实现的便捷方式。详细信息如走线互连、物理单元编程以及I/O缓冲器配置可以在PAR过程后检查或直接编辑，让您可以进行最终控制。
ispLEVER包括大量工具帮助您在设计过程的各个阶段模拟、分析和优化您的设计。
Active-HDL莱迪思版包含在ispLEVER（Windows版），还包括在ispLEVER Classic和PAC-Designer中。这个快速、全面和功能丰富的仿真环境包括大量功能强大的工具和特性。
同步开关输出（SSO）是由大量输出驱动器在同一时间开关所造成的噪音。莱迪思已经发明了一种新的工具，SSO分析仪，使FPGA设计人员能分析和优化I/O引脚布局和输出的开关特性，尽量减少印刷电路板上的噪音和接地反弹。结果在易查看的HTML报告中显示，并注释到设计规划工具的图形封装视图。
ispLEVER功耗计算器包括环境因素的功耗模型、图形化的功耗显示和多种有用的报告。热敏电阻选项模拟了现实世界的热环境，包括散热、气流以及印刷电路板的复杂性，而图形化的功耗曲线反映了工作温度。
性能分析是一个静态时序分析工具，生成图形化的基于数据表的报告，包含最坏情况下的信号延迟。它可以让你筛选这些数据来验证关键路径的速度并识别性能瓶颈。
包含在ispLEVER中的Reveal使您可以对系统板上实际器件的内部操作进行实时逻辑分析。
Reveal是包含在ispLEVER中的下一代在系统逻辑分析工具。Reveal使用以信号为中心的模式实现嵌入式逻辑调试；用户首先使用Reveal Inserter定义需要的信号，添加设备和所需的连接进行观察。然后可以使用Reveal Logic Analyzer进行在系统分析（如屏幕截图所示）。设定复杂、多事件触发序列的功能，使得系统级设计调试更快、更方便。
