来自莱迪思的时钟解决方案，为您提供了超越传统分立的时钟发生器、缓冲器和PCB布局“设计技巧”的更强的系统集成、信号质量和灵活性。单个器件可以取代各种零延时缓冲器、扇出缓冲器、端接电阻器、延时线以及弯曲的时钟走线布局。ispClock?系列器件针对不同的时钟应用，提供了一个标准的时钟网络解决方案。ispClock器件能够通过在系统编程产生多个时钟频率，对每个输出进行时钟走线长度差异的补偿，精确地匹配走线阻抗并且用不同的信号要求来驱动时钟网络——所有这些都满足严格的相偏和抖动标准。
减小电路板面积
时钟与缓冲器元件的集成
增强的时钟网络性能
可重复编程
| 特性 | ispClock5600A系列 | ispClock5400D系列 | ispClock5300S系列 |
|---|---|---|---|
 |
|
|
|
| 输出数 |
20 或 10
|
10 或 6
|
20, 16, 12, 8, 或 4
|
| 输入工作频率范围 |
8 至 400MHz
|
50 至 400MHz
|
8 至 267MHz
|
| 输出工作频率范围 |
4 至 400MHz
|
50 至 400MHz
|
5 至 267MHz
|
| VCO工作频率 |
320 至 800MHz
|
400 至 800MHz
|
160 至 400MHz
|
| 扩频兼容性 |
是
|
是
|
是
|
| 单端扇出缓冲器接口 |
LVTTL, LVCMOS, HSTL, eHSTL, SSTL
|
无
|
LVTTL, LVCMOS, HSTL, eHSTL, SSTL
|
| 单端时钟参考与反馈接口 |
LVTTL, LVCMOS, SSTL, HSTL
|
LVCMOS
|
LVTTL, LVCMOS, HSTL, eHSTL, SSTL
|
| 差分扇出缓冲器接口 |
SSTL, HSTL, LVDS, LVPECL
|
LVDS, LVPECL, HSTL, SSTL, HCSL, MLVDS
|
无
|
| 差分时钟参考与反馈接口 |
HSTL, SSTL, LVDS, LVPECL
|
LVDS, LVPECL, HSTL, SSTL, HCSL, MLVDS
|
LVDS, LVPECL, HSTL, SSTL
|
| PLL反馈类型 |
内部/外部
|
内部/外部
|
外部
|
| M、N分频器 |
从1到40
|
无
|
无
|
| V分频器数 |
5
|
4
|
3
|
| V分频器计数范围 |
2至80（步长为2）
|
2至16（2的幂次方）
|
1至32（2的幂次方）
|
| 最大的周期-周期抖动 |
70ps（峰-峰）
|
29ps（峰-峰）
|
70ps（峰-峰）
|
| 最大周期抖动(RMS) |
12ps
|
2.5ps
|
12ps
|
| 最大相位抖动(RMS) |
50ps
|
6ps （典型值）
|
50ps
|
| 最大静态相位偏移 |
-100ps 至 200ps
|
-5ps 至 95ps
|
-40ps 至 100ps
|
| 产生几种频率 |
5
|
4
|
3
|
| 可编程相位偏移 |
156ps 至 12ns
|
156ps 至 12ns
|
156ps 至 5ns
|
| 可编程时间偏移 |
无
|
0ps 至 288ps
|
无
|
| 扇出缓冲器模式 |
否
|
是
|
是
|
| 可编程端接 |
40至70Ω及20Ω设置
|
无
|
40至70Ω及20Ω设置
|
